キャッシュメモリは、年々急速に高速化するマイクロプロセッサと大容量化するメインメモリの間に位置する高速メモリであり、使用頻度の高いデータを蓄積し、低速なメインメモリへのアクセスを減らすことで、計算機性能を向上するためのLSIです。従来のキャッシュメモリは高速SRAMによって構成していましたが、集積度が低いために充分なキャッシュメモリ容量を確保することが課題となっていました。

　このたび当社は高速大容量キャッシュメモリを実現するため、高性能CMOS論理回路と大容量DRAMを同一チップ上に混載する技術を開発し、高速SRAMに匹敵する動作周波数と汎用DRAM相当の容量を持った「キャッシュDRAM　LSI」を開発しました。

　本LSIの特長は以下の通りです。

■「キャッシュDRAM　LSI」の特長

１．高速性と大容量を両立
　ゲート長0.18μmのDRAM混載プロセスを使用し、世界最高速の750MHzの動作クロック周波数と144Mbitの大容量を実現しました。DRAM部は、周辺回路の高速化によりランダムアクセスタイム8.0ns、シーケンシャルアクセスタイム5.3nsと高速SRAMに匹敵するアクセス性能を達成しました。内部のピーク転送速度は48GB/sに至り、ハイエンドプロセッサの性能に見合うキャッシュ性能を実現しました。

２．新開発のオンチップテストエンジンにより、多ピン高速大容量メモリのテストを実現 
　最先端の微細加工技術を使用する半導体では、必ず製造したLSIに製造上の不良を持ったLSIが混在するため、良品のみを選別するLSIテスト技術が重要になります。従来のLSIテストでは、LSI外部のテスタ上のパターン発生回路からLSIに入力信号を与え、LSIの出力信号をテスタ上の判定回路で期待値と比較することで、LSIが設計通りの動作をするか試験を行っていました。しかし、この方式では、LSIが多ピン化・高速化・大容量化するにともない、テスタ性能、テストパターンの規模、あるいはテスト時間の制約によりテストが困難になっていました。本製品では、LSI上に高速テストパターン発生回路と判定回路を内蔵し、自己テストを実施させることで、この問題を解決しました。さらに、内蔵テストパターン発生回路には、高速大容量メモリのテストに必要な複雑で長大なテストパターンを効率的に発生する機能が要求されますが、2種類のマイクロプログラム(テストシーケンスを記述するための「マイクロコード」、及びテストパターンのタイミングを制御する「ナノコード」)による制御方式を用いることで、コンパクトに実現しました。本技術で、LSIテストに要求されるテスタの性能とピン数が削減され、従来困難であった多ピン高速大容量メモリのテストが、既存のテスタの上で実現可能となりました。

　なお、日立は本成果を2月9日から米国サンフランシスコで開催する半導体回路に関する国際会議「2003 International Solid-State Circuits Conference」において発表しました。